Dependable on 次世代コンピューティング研究室

Dependable(HLS＋Hardware)党の紹介ページ

Mon, 01 Apr 2013 13:48:23 +0900

HLS(High Level Synthesys)党

テーマ1:Dependable HLS

近年、計算機システムには、トランジスタのばらつきによる歩留まりや信頼性の低下、宇宙線により半導体のメモリが反転するソフトエラーなどの問題がある。そのため、故障に強い計算機システムを設計する必要がある。そこで我々は、Dependableな、耐故障性の高いHLS手法を目指す。

テーマ2:ECO HLS

近年のSoC (System on　a Chip)の処理速度の向上には目を見張るものがある。しかし、その性能の向上にも拘らず、SoC開発は激しい競争の中にあるため、それらの開発期間はむしろ短縮化傾向にある。そのため、開発期間の短さに起因した、開発の最終段階での仕様変更やバグ修正などの増加が問題となっている。これらの機能変更をECO (Engineering Changing Order)と呼ぶ。我がHLS党では、HLSによるハードウェア製造後の、ECO手法についても扱う。

図:ソフトエラーが発生する様子

HLS党の公約：こんなことを目指します。

・新しい故障や製造誤りも考慮に入れたハードウェアの設計。・エラー耐性を考慮した高位合成の技術を向上させる。高位合成…本来ハードウェアを設計する際に用いるVerilog-HDLなどのRTL(データ転送レベル)記述ではなく、Cなどの動作記述で回路を設計するための技術。これにより設計の抽象度が上昇し、設計時間、設計記述量が大幅に減少する。またシミュレーション時間も早くなる。

こんな研究テーマが考えられます

①耐故障ハードウェアの設計手法の研究

②エラー耐性を考慮した高位合成の研究

卒業研究ではこんなことをしました

テーマ１：Dependable HLS

エラー耐性を考慮した高位合成を行うために、回路内のモジュールの三重化を行う。しかし、全てのモジュールを三重化してしまえば、回路面積が肥大化してしまう。与えられた面積制約の中で、どのモジュールを三重化すれば最も信頼性を向上できるのかを整数線形計画法を用いて考える。

卒論タイトル：整数線形計画法による面積制約を考慮した耐故障データパス生成手法

大気中の中性子が回路に衝突することで，回路内の値が反転することをソフトエラーと呼ぶ．回路でソフトエラーが発生しても正しい値を出力するように，高位合成後のデータパスを耐故障化しなければならない．耐故障化手法の一つに，モジュール三重化というものがあるが，この手法はデータパスの実装面積を増大させるという問題があり，実装面積を抑えるためには，三重化を行うモジュールを限定しなければならない．本論文では，整数線形計画法を用いることにより，回路の実装面積と故障率のトレードオフを考慮したモジュール三重化を行う手法について提案する．実験の結果，本論文で使用したベンチマーク程度の回路規模であれば，数秒で最適解が導き出せることが分かった．

テーマ2:ECO HLS

パッチャブルアクセラレータは処理性能及び電力効率の損失を抑えつつ、製造後の仕様変更やバグ修正を可能とするハードウェアである。しかし、従来のパッチャブルアクセラレータは、仕様変更やバグ修正に対応する際にメモリを過剰に消費してしまうことがある。そこでデータパス中の必要な個所に冗長な結線を追加することで、仕様変更やバグ修正時に必要となるメモリの使用量の削減できるのかを整数線形計画法を用いて考える。

卒論タイトル:パッチャブルアクセラレータにおける機能修正に最適な冗長結線の追加手法

近年，半導体チップの処理の高速化と省電力化のために，半導体チップ中に含まれるアクセラレータと呼ばれるハードウェアの数が増加している．その一方で，その開発期間は短縮化傾向にある．そして，十分な開発期間を与えられないことにより，仕様変更やバグ修正の頻度は増加している．半導体チップ製造後に機能修正の必要性が生じた場合，半導体チップを再製造しなければならず，結果として莫大な再製造コストがかかってしまう．そこで，製造後の機能修正を可能とする手法に注目が集まっている．製造後の機能修正を可能とするために，制御回路を部分的にプログラマブルにするパッチャブルアクセラレータという手法が提案された．この手法では，結線論理で実現された制御回路の一部にパッチを当てることで機能修正を可能にしている．パッチャブルアクセラレータは従来のプログラマブルアクセラレータと比較すると, 実装面積および電力効率において大きな改善が見られる．しかしながら，パッチャブルアクセラレータは与えられた機能修正に対応できない場合があり，また，メモリの使用量には改善の余地がある．そこで本研究では，パッチャブルアクセラレータのプログラマビリティを向上させるために，与えられた回路の適切な箇所に冗長結線を追加する手法を提案する．整数線形計画法を用いて実装した本提案手法では，追加した冗長結線本数とパッチャブルアクセラレータのプログラマビリティのトレードオフを取ることが可能である．実験の結果，本稿が用いたベンチマーク程度の回路規模であれば，数秒で最適解を導き出せることがわかった．

Hardware党とは

ほとんどのシステムは専用のプロセッサを用いることで高速化・省電力化が図れます。 Hardware党では、その名の通り高速・省電力なハードウェアの設計を研究の主目的としています。研究分野が広大で、現在は主に画像処理プロセッサの研究を行っております。

IEEEで脇坂さんが発表！

Wed, 19 Dec 2012 16:11:37 +0900

12月9日～12日に行われたIEEE International Conference on Electronics, Circuits and Systems で、次世代コンピューティング研究室のリラックマこと脇坂さんが研究発表を行いました。発表は、脇坂さんの落ち着いた口調で行われ、発表の仕方が上手なこともあり聞いていた人たちは聞き入っていました。噂によると、脇坂さんの後ろにはリラックマが見えたとか見えなかったとか(笑) 脇坂さんは発表を立派にこなした後、癒しを求める観光も頑張られました。脇坂さんが行く先々では、彼のリラックマ効果もあり、その土地土地でリラックマという言葉も流行ったそうです(笑) この発表は海外で行われており、この発表を境に次世代コンピューティング研究室では英語力を高める人たちも増えました。みなさん、脇坂さんに続いて英語で論文を書き海外に旅立ちましょう！！ http://www.ieee.org/conferences_events/conferences/conferencedetails/index.html?Conf_ID=20368

松尾さんがデザインガイア２０１２で発表

Mon, 26 Nov 2012 16:50:31 +0900

11月26日、九州大学で情報系の学会デザインガイア2012が開かれました。この学会に修士2回生の松尾さんが参加し、研究内容の発表を行いました。

組込み総合技術展：Embedded Technology 2012 で発表！

Fri, 23 Nov 2012 15:56:15 +0900

11月14～16日に横浜で行われた組込み総合技術展：Embedded Technology 2012 で、B4の住大さんが研究室で研究しているPPCについて立命館大学の出展ブースで紹介をしました。住大さんは、来てくだっさったお客様に真摯に対応していました。その甲斐もあり、いろいろな方が見に来てくれました。また、立命館大学からは3つの研究室が出展をしていました。

SASIMI2012で発表

Thu, 08 Mar 2012 23:38:36 +0900

3月8日〜9日に大分県別府市で開催されたSASIMI2012という国際学会に参加しました．発表に参加した学生は学部4回生の脇坂君，Yuri君の2名で，山下先生とポスドクの原（安積）さんも参加されました．もともと5名の学生が参加予定だったのですが，就職活動のイベントと重なってしまい，修士1回生が3名欠席しました．

DAシンポジウムで鶴田さん発表

Fri, 07 Oct 2011 23:33:11 +0900

8月31日～9月1日に修士1回生の鶴田君が，下呂の水明館で行われたDAシンポジウムで発表してきました．大会場での発表で少し緊張していたみたいですが，時間内に発表を終えることができ，質疑応答も無事こなせたようです．

Hardware党紹介ページ

Fri, 01 Apr 2011 16:36:33 +0900

Hardware党とは

Hardware党の公約：こんなことを目指します。

設計にはハードウェア記述言語であるVerilogHDLを使用します。これによりC言語と同じ感覚で大規模な回路を高速に設計できます。設計した回路はFPGA(Field Programmable Gate Array)に実装することで、実際に使用できます。また、VDEC(VLSI Design and Education Center)の環境を利用することで、回路の面積、計算速度、消費電力などが検証でき、望めばチップを試作することも可能です。

<VerilogHDLから論理回路への変換>

<VDEC の “Design Compiler” の使用例>

こんな研究テーマが考えられます

・高速な画像圧縮プロセッサの研究・部分的に故障したハードウェアの動作の研究・再構成可能なハードウェアの研究

卒業研究ではこんなことをしました

再帰的計算による高速なステレオマッチング・プロセッサの実装 2台のカメラを利用した実世界の3次元情報の取得方法としてステレオマッチングが存在するステレオマッチングにおけるSAD(Sum of Absolute Difference)計算の中間結果を効果的に再利用することで計算量を削減また、計算素子の並列化と相互通信により計算速度を大幅に向上これらをFPGAにおいて実装・検証を行いました